GAAFET與FinFET架構

在2021年技術論壇上臺積電強調3 納米制程將照時程於2022 下半年正式量產。作為競爭對手的韓國三星也在積極加快3奈米量產程序。

據外媒報道，三星日前表示，採用GAA 架構的3 納米制程技術已正式流片（Tape Out），對全球只有這兩家能做到5 納米制程以下的半導體晶圓代工廠來說，較勁意味濃厚。

外媒報道指出，三星3 納米制程流片進度是與新思科技（Synopsys）合作，加速為GAA 架構的生產流程提供高度優化參考方法。因三星3 納米制程不同於臺積電或英特爾的FinFET 架構，而是GAA 架構，三星需要新設計和認證工具，因此採用新思科技的Fusion DesignPlatform。製程技術的物理設計套件（PDK）已在2019年5 月釋出，2020 年通過製程技術認證。預計此流程使三星3 奈米GAA 結構製程技術用於高效能運算（HPC），5G，行動和高階人工智慧（AI）應用晶片生產。

三星代工設計技術團隊副總裁Sangyun Kim 表示，三星代工是推動下一階段產業創新的核心。三星不斷髮展技術製程，滿足專業和廣泛市場增長的需求。三星電子最新且先進的3 奈米GAA 製程技術，受惠於與新思科技合作，Fusion Design Platform 加速準備，有效達成3 納米制程技術承諾，證明關鍵聯盟的重要性和優點。

新思科技數字設計部總經理Shankar Krishnamoorthy 也表示，GAA 電晶體結構象徵著製程技術進步的關鍵轉折點，對保持下一波超大規模創新所需的策略至關重要。新思科技與三星戰略合作支援提供一流技術和解決方案，確保發展趨勢延續，以及為半導體產業提供機會。

GAA（Gate-all-around）架構是周邊環繞著Gate 的FinFET 架構。照專家觀點，GAA 架構的電晶體提供比FinFET 更好的靜電特性，可滿足某些柵極寬度的需求。這主要表現在同等尺寸結構下，GAA 的溝道控制能力強化，尺寸進一步微縮更有可能性。相較傳統FinFET 溝道僅3 面被柵極包覆，GAA 若以奈米線溝道設計為例，溝道整個外輪廓都被柵極完全包裹，代表柵極對溝道的控制性更好。

3 奈米GAA 製程技術有兩種架構，就是3GAAE 和3GAAP。這是兩款以奈米片的結構設計，鰭中有多個橫向帶狀線。這種奈米片設計已被研究機構IMEC 當作FinFET 架構後續產品進行大量研究，由IBM 與三星和格羅方德合作發展。三星指出，此技術具高度可製造性，因利用約90%FinFET 製造技術與裝置，只需少量修改的光罩即可。另出色的柵極可控性，比三星原本FinFET 技術高31%，且奈米片通道寬度可直接影象化改變，設計更有靈活性。

對臺積電而言，GAAFET（Gate-all-around FETs）仍是未來發展路線。N3 技術節點，尤其可能是N2 節點使用GAA 架構。目前正進行先進材料和電晶體結構的先導研究模式，另先進CMOS 研究，臺積電3 奈米和2 奈米CMOS 節點順利進行中。臺積電還加強先導性研發工作，重點放在2 奈米以外節點，以及3D 電晶體，新儲存器，low-R interconnect 等領域，有望為許多技術平臺奠定生產基礎。臺積電正在擴大Fab 12 的研發能力，目前Fab 12 正在研究開發N3，N2 甚至更高階製程節點。

三星，臺積電3奈米架構大不同 誰具有市場優勢？

三星與臺積電在先進製程的大戰，進入3奈米後也變得更多元，主要在於兩家公司切入3奈米的技術架構大不同。三星押注環繞閘極（GAA）架構，宣稱在GAA研發進度領先臺積電；臺積電則延續先前採用的鰭式場效電晶體（FinFET）架構，最快2奈米才評估匯入GAA架構。

對於三星發展先進製程態度積極，臺積電一向不迴應競爭對手動態。業界認為，臺積電2022年3奈米量產計劃仍順利，有信心更獲得客戶支援，也是在客戶的選擇之下，維持3奈米FinFET架構設計，非常具有優勢。

臺積電業務開發副總張曉強日前在技術論壇上透露，臺積電認為繼續採用FinFET架構開發3納米制程，能幫助客戶取得成功的最佳方案。臺積電預期，3奈米效能可較5奈米提升10%至15%，功耗減少25%至30%，邏輯密度增加1.7倍，SRAM密度提升1.2倍，類比密度則提升1.1倍等。目標3奈米量產第一年，客戶產品量能達到5奈米兩倍以上，廣泛應用於智慧機與高速運算（HPC）平臺。

三星，臺積電分別採用不同架構設計的3納米制程，將在2022年實際對決。三星採用GAA架構外，目前三星也開發3奈米乃至2奈米所需的第二代技術：多橋通道場效應電晶體（MBCFET），三星聲稱相關技術能使晶片效能較7奈米時提高35%，面積減少45%，功耗降低五成，相關技術的實際量產情況尚須持續追蹤。

臺積電已確定使用FinFET架構提供客戶3納米制程產能，臺積電宣示，相近該架構將能提供客戶最成熟的技術，最好的效能及最佳的成本，按照計劃開發且進度良好，相較於5奈米及7奈米的類似時期，持續觀察到3奈米在高效能運算及智慧手機應用都有較多客戶投入。由於先進製程開發所費不貲，在綜合各方面指標後，不僅只有英特爾，蘋果用得起，歐洲領先的人工智慧（AI）晶片大廠Graphcore也已經談妥3奈米長期合作計劃。

Graphcore是臺積電3奈米早期合作伙伴之一，這家來自英國的AI晶片業者，多次被外國媒體點評為有機會超過輝達的新創公司，獲得2019年，2020年“最酷的獨角獸公司”殊榮，先前在臺積電技術論壇上，雙方也已鄭重介紹未來合作藍圖。

GAAFET 電晶體時代即將到來！但FinFET仍是主流

三星在2021年初的IEEE國際固態電路大會(ISSCC)上，公佈3nm製造技術的一些細節，包括類似全柵場效應電晶體(GAAFET)結構，率先開啟先進工藝在技術架構上的轉型。知名能源與電力媒體eenews報道稱，三星工廠已經流片採用環繞柵極 (GAA) 電晶體架構的3nm晶片，通過奈米片(Nanosheet)製造出MBCFET(多橋通道場效電晶體)，可顯著增強電晶體效能，主要取代FinFET電晶體技術。

為了能夠從臺積電手中搶到客戶，三星半導體最近幾年一直在積極宣傳GAA(gate all around)。伴隨著成功流片，三星3nm晶片即將進入模量產。但隨後有訊息稱，可能在2022年推出的3nm(GAA架構)，要推遲到2024年。

根據三星官方的資料，7nm FinFET製造工藝相比，3nm GAA技術的邏輯面積效率提高35%以上，功耗降低50%，邏輯面積減少45%。三星執行副總裁兼代工銷售和營銷主管Charlie Bae表示：“基於GAA結構的下一代工藝節點(3nm)將使三星能夠率先開啟一個新的智慧互聯世界，同時加強技術領先地位”。

什麼是GGA電晶體？

GGA的全稱是Gate all around Field Effect Transistors(簡稱GAAFET)，中文全稱全環柵電晶體，能夠延續半導體技術經典“摩爾定律”的新興技術路線，可進一步增強柵極控制能力，克服當前技術的物理縮放比例和效能限制。

據瞭解，GAAFET有兩種結構，一種是使用奈米線(Nanowire)作為電子電晶體鰭片的常見GAAFET;另一種則是以奈米片(Nanosheet)形式出現的較厚鰭片的多橋通道場效電晶體MBCFET，這兩種方式都可以實現3nm工藝節點，只是取決於製造商具體的設計。從GAAFET到MBCFET，可以視為從二維到三維的躍進，能夠改進電路控制，降低漏電率。

GAA電晶體能夠提供比FinFET更好的靜電特性，滿足某些柵極寬度的需求。在同等尺寸結構下，GAA溝道控制能力增強，給尺寸進一步微縮提供可能;傳統FinFET的溝道僅三面被柵極包圍，GAA以奈米線溝道設計的整個外輪廓都被柵極完全包裹，意味著柵極對溝道的控制性能就更好。Leti公司高階整合工程師Sylvain Barraud指出：“與FinFET相比，除了具有更好的柵極控制能力以外，GAA堆疊的奈米線還具有更高的有效溝道寬度，能夠提供更高的效能。”

臺積電與三星的分歧

臺積電和三星在5nm，7nm節點繼續使用FinFET(鰭式場效電晶體)結構，但是3nm工藝的電晶體結構選擇出現分歧。三星確認將率先在3nm的工藝節點上使用GAAFET，臺積電則更保守的使用FinFET結構。只是臺積電使用FinFET工藝知識權宜之計，工藝製程來到3nm後，鰭片(Fin)寬度達到5nm(等於3nm節點)時，FinFET將接近實際極限，再向下就會遇到瓶頸。

因此，有訊息稱臺積電也將在2nm工藝節點將轉向GAA架構，全新的MBCFET架構以GAA製程為基礎，可以解決FinFET因為製程微縮，產生的電流控制漏電等物理極限問題。2nm或將是FinFET結構全面過渡到GAA結構的技術節點。在經歷了Planar FET，FinFET後，電晶體結構將整體過渡到GAAFET結構上。

臺積電選擇在第一代3nm工藝繼續使用FinFET技術，處於多方面的考慮。首先是相同的製程技術與製造流程下，無需不用變動太多的生產工具，就能實現從FinFET切換到GAA，具有不錯的成本優勢。特別是先進工藝晶圓的設計成本，會讓客戶更加謹慎的選擇製造工藝。根據早前曝光的設計奮勇來看，5nm的晶圓開發費用高達4.76億美元，3nm甚至2nm會更高。

在先進製程的開發裡變更設計，無論是改變設計工具或者是驗證和測試的流程，都會是龐大的時間和經濟成本，幫助客戶降低生產的成本。臺積電首席科學家黃漢森強調，選擇FinFET工藝是從客戶角度出發的，成熟的FinFET結構產品效能會更加穩定。

三星方面，最近幾年的晶圓製造出與追趕階段，需要在3nm時代尋找技術架構差異化，拉近與臺積電晶片代工方面的技術差距，用更激進的策略來獲取客戶。IBS執行長Jones表示：“與3nm FinFET相比，3nm環繞閘極具有更低的閾值電壓，可能帶來15%到20%的功耗降低，在某種程度上提供更多的效能。”

未來電晶體結構

市場對於高效能晶片的渴望在不斷推動技術的進步，新的GAA技術讓3nm節點工藝成為現實。但是在GAA後，半導體又有可能往哪些方向發展？

Forksheet FET

隨著未來向更小製程的繼續，將要求標準單元內nFET和pFET器件之間的間距更小。但FinFET和Nanosheet的工藝限制n-to-p器件之間的間距。除了Nanosheet，還有一些屬於“全柵”類的其它技術選項。為了擴大這些器件的可微縮性，IMEC提出一種創新的架構，稱為Forksheet FET。

Forksheet可以理解為是Nanosheet的自然延伸，具有超出2nm技術節點的額外縮放和效能。Forksheet的nFET和pFET整合在同一結構中，由介電牆將nFET和pFET隔開。優勢在於有更緊密的n到p的間距，減少面積縮放。與Nanosheet FET相比，在相同製程下的Forksheet FET電路將更加緊湊。

在從平面電晶體到FinFET再到Nanosheet的進化過程中，可以將Forksheet視為下一個發展路徑。CFET(Complementary FETs，互補場效應電晶體)是2nm甚至以後另一種型別的技術選項，由兩個獨立的Nanosheet FET(p型和n型)組成，把p型奈米線疊在n型奈米線上的結構。通過疊加的方式實現摺疊的，藉此消除n-to-p分離的瓶頸，能夠將單元有源區域的面積減少2倍。

IBS執行長Handel Jones稱：“CFET前景廣闊，但目前還為時過早。向1nm CFET系列邏輯器件的發展推動新BEOL和MOL解決方案的開發，但問題是即使增強了柵極結構，也需要增強MOL和BEOL，需要通過引入新的導體來補充這些整合方案，否則效能提升將受到限制。”對於未來技術架構的演進趨勢，IMEC認為：3奈米之前採用Nanosheet，2奈米採用Forksheet，1奈米採用CFET。

在進一步的研究中，需要解決將這些器件完全投入生產的工藝挑戰。目前這些仍在研發中的技術前景尚好，但也都有更自的挑戰待突破，包含散熱的控制和製造成本等。但可以看到的是，2奈米及後已有數項技術正在進行中，雖有困難但也是遙不可及。

Bizen電晶體架構

英國初創公司Search For The Next(SFN)和蘇格蘭晶片製造商Semefab合作開發Bizen電晶體架構，可能從另一方向打破CMOS的極限。提出Bizen電晶體架構最初的目的就是為了建立具有較少掩膜步驟的晶片，使得同一塊晶片上同時具有邏輯和功率電晶體，在這一初衷下建立一個LED驅動器的積體電路。

SFN執行長Summerland提出使用齊納二極體反向偏置特性的想法，該特性是由二極體N區域和P區域之間摻雜水平的突然變化產生的，最終致使量子電流的產生，驅動雙極電晶體。SFN的Bizen電晶體設計將雙極結與齊納二極體的概念結合在一起，利用量子隧穿效應從傳統的雙極電晶體中消除了電阻以及所有金屬層。電晶體使用量子隧道連線柵極並能夠建立多個柵極連線，這意味著可以在一個電晶體內建立多個非門和或門，縮小了邏輯電路的裸片。

由於沒有能夠滿足所有應用的技術，在晶片微縮和功能擴充套件的過程中，製程的進步，電晶體結構的變化和其他方法會交替進行，不斷推動晶片效能提升。在先進半導體制造的成本不斷攀升的當下，如何利用現有的技術，獲得客戶青睞至關重要;如果晶片製造商不能在生產技術與製造成本中取得較好的平衡，未來難以在競爭中保持優勢地位。

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