臺積電、應用材料、Synopsys紛紛加入戰團,晶片業開掛模式升級

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文|半導體產業縱橫

根據摩爾定律,每一代全新制程節點都會使電晶體密度增加一倍,而這一增速是提升晶片效能和降低製造成本兩者妥協的結果。隨著電晶體尺寸達到量子級別,僅依靠製程微縮帶來的能效增益將被短溝道效應等副作用抵消,因此,需要其它技術優化手段,以用於晶片設計和製造。

其中一種技術路線是對電晶體結構進行創新,如應變調控、HKMG和新型器件結構;另一種路線是通過設計與工藝協同優化(Design-Technology Co-Optimization,DTCO)來實現芯片面積的縮小的同時,提升效能,並降低功耗水平。目前,DTCO已經成為實現先進製程節點效能目標的基本實現路徑之一,臺積電在其技術資料中多次提到,DTCO對5nm製程晶片效能提升的貢獻超過了40%。

之所以提出DTCO,主要是因為越來越多的IC設計工程師遇到了同樣的問題和挑戰,即無論是在電路設計、物理設計,還是應用層面,都會引發影響整個系統的新問題:工程師可以像以前一樣把電晶體設計得更快(高效能),但很快意識到這是以高功耗為代價的,這就需要加強設計和製造等晶片生成各環節之間的協作,才能共同優化整個晶片系統,以獲得更高的PPAc(高效能、低功耗、小面積、低成本)水平。

通過DTCO,可以在晶片開發的早期階段同時讀取設計和工藝(晶圓廠製造階段)。DTCO類似於DFM(Design for Manufacturing,一種考慮製造過程的設計方法),但二者有很大區別,DTCO 有助於預測設計(佈局)產生的問題並優化工藝配方,還可以提高生產良率。

DTCO的發展史

DTCO並不是這幾年才出現的新概念,只是因為近些年製程工藝難以按照摩爾定律的節奏前進,DTCO的作用和地位才凸顯出來。

大約在2007年,當時,45nm製程技術引入了全新的柵極結構(HKMG),這種新的柵極堆疊能夠克服隨電晶體進一步微縮出現的漏電問題,但它也改變了電晶體的特性,其效能(電流和電壓)開始出現偏差。隨著進一步擴充套件,需要對設計進行更改以補償這種偏差,可以說,這標誌著摩爾定律自由發揮效用時代的結束,技術專家和設計工程師開始看到協作優化技術和設計的好處。也就是從那時起,業界提出了DTCO概念,當製程節點發展到20nm~30nm區間時,DTCO正式進入商業化發展階段。

之後,製程工藝發展到10nm~20nm區間,為了開發1xnm技術節點,引入了結構微縮“助推器”,作為DTCO工作的輔助。這些“助推器”可以進一步減小面積,不是在電晶體級別,而是在單元級別,這裡,單元是由電晶體構建的最小功能電路。結構微縮“助推器”的一個例子是自對準柵極接觸,它允許將接觸電晶體的柵極直接放置在電晶體的頂部,從而減少整體接觸面積,這樣,單元可以進一步微縮到極端緊湊的水平。

DTCO 巧妙地改變了邏輯單元的佈局,以實現進一步製程微縮。當今的晶片中已經可以找到多種DTCO技術,例如,在隔離單個邏輯單元時,設計人員已將雙擴散中斷替換為單擴散中斷,從而提供了明顯的微縮優勢,設計人員還實現了鰭片的減少,將每個電晶體的鰭片數量從三個減少到兩個。還有,如上文所述,設計人員也在追求柵極上的接觸,將電晶體的電接觸從側面移到頂部。

多年來,DTCO的價值愈加凸出,為了能夠在電晶體微縮這條道路上繼續前行,技術人員一直在探索為邏輯和儲存器應用構建新電晶體架構,典型案例是臺積電在16nm製程節點中引入了FinFET電晶體,其在微縮尺寸方面產生了比傳統MOSFET更好的效能。同樣,對於儲存器,imec等研究機構探索了多種新技術,以取代一些傳統的儲存技術。

目前,除了DTCO,業界還發展出了系統工藝協同優化(System Technology Co-optimization,STCO)。

STCO可以做DTCO難以做到的事情,例如,可以減少邏輯和SRAM單元面積,而不依賴於器件的尺寸微縮。STCO還可以優化不可見的SoC功能,例如供電。

DTCO面對的挑戰

雖然DTCO能夠解決一些摩爾定律解決不了的問題,但它也不是萬能的,特別是市場對高效能晶片的綜合水平的要求越來越高,DTCO也面臨著諸多挑戰,具體包括:由於DTCO的資料來自不同軟體而非單一平臺,因此難以整合和彙總這些資料;很難將每個技術元素連線起來,因為僅在一個地方收集的資料不僅複雜,而且範圍、規模和抽象程度不同;優化本身難以計算,因為變數多且複雜。

目前,先進製程設計的挑戰在於:擴充套件不再僅僅基於製程節點級別的增量變化,DTCO需要考慮對單元庫的影響,以及對佈局佈線設計的影響。這顯然比僅僅開發一個PDK,且設計人員使用它的方式與他們使用之前節點幾乎相同的方式更復雜、更昂貴,尤其是在所有事情都必須手動完成的情況下。

DTCO最初專注於設計規則優化,然後升級到標準單元邏輯佈局(特別是減少在垂直維度上採用的金屬軌道數量),現在涵蓋整個物理設計流程,因為可佈線性嚴重依賴工藝特徵。

即將實現量產的3nm製程,已經達到了FinFET縮放的極限,一個很大的問題是:接下來的環柵(GAA)、CFET(堆疊N和P電晶體)、垂直柵極等電晶體架構,會出現什麼新的問題?還有一個需要考慮的因素是埋入式電源軌 (BPR) 或前端供電,以及對佈局有重大影響的其它選項。這些都是DTCO要面臨的挑戰。

當然,未來的先進製程工藝晶片設計要面臨的挑戰不止以上這些,將對IC設計工程師提出更高的要求,DTCO也必須與時俱進,這就需要晶片產業鏈各環節,特別是EDA、半導體制造裝置,以及晶圓廠能夠提供更好的工具、裝置,以及服務,才能保證DTCO繼續發揮優秀效用。

產業鏈協同,各施絕技

DTCO就是IC設計廠商、EDA工具廠商、半導體裝置供應商,以及晶圓代工廠等晶片產業鏈各環節之間的更深度合作,達到你中有我,我中有你的“技術滲透”效果,例如,IC設計廠商及其工程師必須對晶圓代工廠的製造工藝及相關引數有更全面和深入的瞭解,半導體裝置供應商必須能為晶圓廠提供可以解決IC設計客戶問題的方案,而EDA工具廠商則要與IC設計和晶圓廠雙向深度整合,提供DTCO所需的工具支援。

首先看EDA。

前些年,當7nm製程即將量產之前,imec和Cadence就對7nm和5nm製程晶片的設計做過聯合研究,以分析IC設計工程師的各種潛在決策對EDA工具和庫的影響。具體方法是使用真實設計執行多個實驗,並瞭解這對設計質量的影響以及它如何影響PPAc(效能,功率,面積和成本),結果與imec生態系統(每個做高階工藝開發的工程師)共享。

這些研究不斷迭代,以共同優化流程和工具,具體內容如下。

採用標準單元設計的反饋環路:如果存在非常多的DRC錯誤,則需要更改庫的架構;如果只有幾個,那麼這些單元應該重新設計。

器件反饋迴路:為各種器件選項提供PPA資訊,以便做出正確的選擇。

包含材料/BEOL選擇的反饋迴路:使用PPA資訊檢視導體和電介質選擇的晶片級影響。

反饋迴路與光刻,設計規則:比較不同圖案化選項的效果。

EDA迴圈:當時工具的beta版本即將使用,需要對工具進行增強和除錯。

通過這些EDA工具優化,可降低製造成本,事實證明,使用imec成本模型,相應的晶圓成本降低了5%。當時,imec的7nm設計在晶圓代工廠風險生產前約兩年完成,之後,Imec進入了下一個製程節點研發工作流程,而上一代產品則在代工廠啟動,工藝良率得到優化,為批量生產做好了準備。

另一家EDA和IP大廠Synopsys也很重視DTCO,該公司開發了虛擬PDK,以加速新制程節點評估。虛擬PDK對於彌合技術建模和設計實現環境之間的差距很有價值。雖然不像晶圓代工廠釋出的PDK那樣功能齊全,但這些虛擬PDK可以通過基於模擬的方法快速生成,以便在晶圓廠PDK發給設計團隊之前實現設計實現和設計分析。

這些虛擬PDK包含的關鍵功能包括:建立用於電路模擬的緊湊型模型;能夠在定製設計上執行電晶體級寄生提取;能夠在塊級設計上執行柵極寄生提取;為綜合、貼裝和佈線解決方案建立技術檔案。

該公司的DTCO方案可以通過其技術開發平臺的自動化來生成這些虛擬PDK,從而實現技術和設計環境之間的無縫連結。

再來看半導體裝置供應商。

這裡以全球最大的半導體裝置供應商應用材料為例。針對DTCO,該公司釋出了基於TCAD(Technology Computer Aided Design,計算機輔助設計技術,此處特指半導體工藝模擬以及器件模擬工具)技術與MSCO平臺。該平臺將DTCO以電晶體結構為主要優化物件的範圍拓寬到MOL/BEOL環節的材料、工藝方法和設計端的design rules等影響因素的更廣大範圍,通過TCAD模擬測試技術形成了一個綜合的協同優化解決方案,可進一步提升先進製程晶片的PPAc水平。

在新工藝的開發中,TCAD工具可大大降低開發的成本和週期。傳統基於TCAD的DTCO技術流程中,FEOL前道工藝的調參與器件模擬都是通過TCAD完成的,更先進的modeling-based TCAD不僅包含傳統DTCO中電氣特性建模功能,還整合了MOL中道工藝和BEOL後道工藝中寄生電容和電阻引數提取功能,這種涉及晶片內互連線路的優化,就是前文所述的STCO。

為此,應用材料開發了“材料到系統的協同優化平臺”(簡稱MSCO)。

MSCO在傳統DTCO基礎上綜合考慮了器件級影響因素(器件架構、工藝步驟、材料等)和設計級影響因素(design rules、標準單元內track數量、功率分配),將協同優化的覆蓋面拓展到系統級模擬,並且能夠快速評估主要的技術引數及其對整個電路系統的影響。

為了展示MSCO平臺的應用價值,應用材料針對各種FEOL前道工藝、MOL中道工藝、BEOL後道工藝進行了實驗測試,並展示了各種工藝引數調整對器件和電路效能的影響。具體測試內容和引數就不在此贅述了。

最後看一下晶圓代工廠。

這裡以臺積電為例。該公司即將量產3nm(N3)製程晶片。與N5相比,臺積電的普通N3的效能提升了10%。與普通N3相比,N3 HPC效能提升了3%,再通過HPC DTCO優化,速度又額外提升了9%,總共達到12%。該測試設計基於Arm Cortex-A78。

臺積電一系列HPC優化單元可提供更快的觸發器、雙高單元和使用通孔柱的單元。

工藝改進:(更大的 CPP 和更高的單元)速度比現有的HC單元提升10%(在相同的功率下)。

以HPC為中心的BEOL設計應對更長的互連和相應的線延遲通常是一個巨大的挑戰。在移動裝置中,由於需要進行密度縮放,因此使用了最小金屬間距。然而,HPC 應用通常需要更大的金屬間距(更低的RC)和更大的通孔(更低的電阻)。臺積電建立了特殊的金屬間距組合和設計規則,以對PPA進行更好的權衡。結果是效能提高了2%-4%。

MiM在HPC設計中對於防止電壓下降和提高效能至關重要,因此,臺積電創造了一種超高密度 MiM,既具有良好的密度,又具有良好的頻率響應。這減小了壓降,使效能提升了約3%。

另外,標準單元庫隨架構和佈局優化的變化,可使效能提升約2%。對庫的更改包括:針對更低電容和更高速度的M0優化;用於高驅動單元的雙高度單元;優化多級組合單元的定量和效能。

除了提高效能,也可以使用DTCO獲得更低的功耗。臺積電可以保持10%的效能提升,但面積更小,功耗還可以降低15%。面積減小有助於提升邏輯密度,由於導線更短(R 減小),也有助於提高效能。

對於 HPC 設計,配電網路 (PDN) 變得越來越重要。這是減少IR壓降,從而提升效能的關鍵。臺積電開發了一種特殊的設計流程,它以更集中的方式分配電源和接地,從而為訊號路由騰出空間,減少障礙。此外,時鐘網路佈線效能更好,偏斜減少,從而帶來更好的效能。

結語

DTCO越來越重要,但要想做好絕非易事,製程研發團隊與IC設計研發團隊一開始就必須攜手合作,針對下一代技術的定義進行DTCO,兩個團隊必須保持開放的心態,探索設計創新與製程能力的可能性,許多創新的想法都在這個階段被提出來,其中有些想法可能因為太超前而無法通過已有技術實現,有些想法乍看起來很有潛力,但是結果卻沒那麼實用, DTCO的目的就在於定義真正有意義的調整,超越單純的幾何微縮,進而達成提升整體效能的目標。

臺積電先進技術業務開發處資深處長袁立本認為,完成DTCO引數定義後,下一步則是找出“製程視窗”的極限,通過來回的、密集的互動過程調整,定義製程的範圍邊界以達成最佳的效能、功耗、面積,並仍可以高良率量產。

為了確保DTCO創新帶來的效能、功耗、面積優勢能夠應用在客戶的產品上,IC設計廠商必須與EDA工具開發商、晶圓代工廠緊密合作,另外,半導體裝置供應商也必須深度參與到晶圓廠的工藝和PDK研發工作中。這樣,無論是EDA工具,還是半導體裝置,都能夠精準符合新的製程工藝設計規則,充分利用新的技術優化來進行設計優化。

半導體產業鏈上各環節諸多廠商越來越重視DTCO,其未來的價值和意義將更大。本文只列出了EDA工具、半導體裝置和晶圓代工廠這三個環節中頂級企業的DTCO案例,實際上,不止這幾家,有越來越多的廠商深度參與了DTCO。

有了DTCO這個“外掛”,摩爾定律這場“遊戲”或許能玩得更久。