揭祕Chiplet技術,摩爾定律拯救者,兩大陣營、六個核心玩家【附下載】| 芯東西內參

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Chiplet技術的出現是產業鏈在生產效率優化需求下的必然選擇,其技術核心在於實現晶片間的高速互聯,因此 UCIE 在具體的封裝方式上未對成員做出嚴格限制,產業內也分化出了兩個陣營。

晶圓廠陣營以大面積矽中介層實現互聯為主,可提供更高速的連線和更好的拓展性;而封裝廠陣營則努力減少矽片加工需求,提出更有廉價、更有價效比的方案;晶圓廠和封裝廠都謀求在 Chiplet 時代獲得更高的產業鏈價值佔比。國內,長電科技推出 TSV-less 的先進封裝方案XDFOI,引領產業發展;通富微電通過其優秀的晶圓級封裝能力,繫結AMD 實現高速成長。

本期的智慧內參,我們推薦長江證券的報告《Chiplet 技術:先進封裝,誰主沉浮》,揭祕Chiplet技術及其產業格局。

來源 長江證券

原標題:

《Chiplet 技術:先進封裝,誰主沉浮

作者:楊洋 鍾智鏵 韓字傑

一、Chiplet:晶片異構在製造層面的效率優化

實際上,Chiplet 最初的概念原型出自 Gordon Moore 1965 年的論文《Cramming more components onto integrated circuits》;Gordon Moore 在本文中不僅提出了著名的摩爾定律,同時也指出“用較小的功能構建大型系統更為經濟,這些功能是單獨封裝和相互連線的”。

2015 年,Marvell 周秀文博士在 ISSCC 會議上提出 MoChi(Modular Chip,模組化晶片)概念,為 Chiplet 的出現埋下伏筆。我們認為,現代資訊科技產業的發展不是探索未知的過程,而是需求驅動技術升級, Chiplet 技術的出現是產業鏈在生產效 率優化需求下的必然選擇。

計算機能夠根據一系列指令指示並且自動執行任意算術或邏輯操作序列的裝置。日常生活中,我們所使用的任何電子系統都可以看作一個計算機,如:電腦、手機、平板乃至微波爐、遙控器等都包含了計算機系統作為核心控制裝置。Chiplet 出現離不開兩個大的趨勢:

1)計算機系統的異構、整合程度越來越高

為了便於理解產業界為何一定要選擇 Chiplet,本報告從計算機體系結構的角度出發,本報告將首先理清計算機體系結構的一個重要發展思路——異構計算。如同現代經濟系統一樣,現代經濟系統為了追求更高的產出效率,產生了極為龐大且複雜的產業分工體系,計算機系統的再分工就是異構計算。

GPU、DPU 的出現就是為了彌補 CPU 在圖形計算、資料處理等方面的不足,讓 CPU 能夠專注於邏輯的判斷與執行,這就是計算機系統(System)。精細化的分工也使得整個體系變得龐大,小型計算裝置中只能將不同的晶片整合到一顆晶片上,組成了 SoC(System on Chip)。

SoC 的概念(System on Chip)

伴隨著計算機在人類現代生活中承擔越來越多的處理工作,計算機體系結構的異構趨勢會愈發明顯,需要的芯片面積也會越來越大,同時也需要如電源管理 IC 等晶片與邏輯晶片異質整合,而 SoC 作為一顆單獨的晶片,其面積和加工方式卻是受限的,所以 SoC並不是異構的終極解決方案。

2)晶片間的資料通路頻寬、延遲問題得到了產業界的解決

晶片的工作是執行指令,處理資料, 晶片間的互聯需要巨大的頻寬和超低的延時 。既然單顆晶片的面積不能無限增加,將一顆晶片拆解為多顆晶片,分開製造再封裝到一起是一個很自然的想法。晶片間的互聯需要構建強大的資料通路,即超高的頻率、超大的頻寬、超低的延時,以臺積電 CoWoS 技術為代表的先進封裝技術也使之得到了解決。

基於先進封裝的 HBM2 為晶片提供 307GB/s 的高速頻寬

2022 年 3 月,Apple 釋出了 M1 Ultra 晶片,其採用了 UltraFusion 封裝架構,通過兩枚 M1 Max 晶粒的內部互連。架構上,M1 Ultra 採用了 20 核中央處理器,由 16 個高效能核心和 4 個高能效核心組成。與市面上功耗範圍相近的 16 核 CPU 晶片相比,M1Ultra 的效能高出 90%。兩顆 M1 Max 的高速互聯是蘋果晶片實現領先的關鍵, 蘋果的 UltraFusion 架構利用矽中介層來連線多枚晶片,可同時傳輸超過 10,000 個訊號,從 而實現高達 2.5TB/s 低延遲處理器互聯頻寬。

歷代 M1 晶片內部結構圖,M1 Ultra 為兩枚 M1 Max 拼接而成

AMD 為緩解“儲存牆”問題,在其 Zen 3 架構的銳龍 7 5800X3D 臺式處理器率先採用3D 堆疊 L3 快取記憶體,使 CPU 可訪問高達 96MB L3 級快取記憶體,大幅提升晶片運算效率。

AMD Zen 3 Chiplet

3)異構整合+高速互聯塑造了 Chiplet 這一晶片屆的里程碑

綜上,Chiplet 本身並非技術突破,而是多項技術迭代進步所共同塑造的里程碑,晶片龍頭企業仍擁有話語權;因此, Chiplet 技術短期內並不會給行業帶來太多直接的影響和 變化,但長期來看必將改變全球積體電路行業生態。 同時, 由於 Chiplet 在設計、製造、 封裝等多個環節具備成熟的技術支撐,其推進也將十分迅速。

Chiplet 是 PCB 的整合縮小,SoC 的解構放大

技術服務於需求,Chiplet 的出現,緩解了算力對電晶體數量的依賴與晶圓製造端瓶頸的矛盾。如前文所言,導致 Chiplet 技術出現的需求決定了它對行業產生的影響大小。隨著現代資料處理任務對算力需求的不斷提高,本質上,算力提升的核心是電晶體數量的增加。

作為 Intel 的創始人之一,Gordon Moore 在最初的模型中就指明,無論是從技術的角度還是成本的角度來看,單一晶片上的電晶體數量不能無限增加;因此,業內在致力於提升電晶體密度的同時,也在嘗試其他軟硬體方式來提高晶片執行效率,如:異構計算、分散式運算等等。

電晶體器件生產單價與但晶片電晶體數量的關係

Chiplet 是異構計算的延申,主要解決了晶片製造層面的效率問題。 隨著製程縮排,芯

片製造方面出現了兩個大的瓶頸:1)28nm 以後,高製程晶片的電晶體價效比不再提升;2)晶片設計費用大幅增長,先進製程晶片設計的沉沒成本高到不可接受。

各製程每百萬顆晶片製造成本,28nm 節點以後不再降低

先進製程晶片設計成本快速上升(百萬美元)

關於 Chiplet 如何提高設計、生產環節的效率,以及對 EDA、IC 設計等行業的影響:(1)基於小晶片的面積優勢,Chiplet 可以大幅提高大型晶片的良率、提升晶圓面積利用效率,降低成本;

(2)基於晶片組成的靈活性,將 SoC 進行 Chiplet 化之後,不同的核心/芯粒可以選擇合適的工藝製程分開製造,然後再通過先進封裝技術進行封裝,不需要全部都採用先進的製程在一塊晶圓上進行一體化製造,這樣可以極大的降低晶片的製造成本;

(3)基於小晶片 IP 的複用性和已驗證特性,將大規模的 SoC 按照不同的功能模組分解為模組化的芯粒,減少重複的設計和驗證環節,可以降低設計的複雜度和設計成本,提高產品迭代速度。

與 32 核心 SoC 相比,Chiplet 可大幅降低晶片製造成本

儘管在總的製造成本上有所優化,但由於先進封裝在 Chiplet 製造過程中扮演了更加重要的角色,因此封測企業或將在Chiplet 趨勢下深度受益。 Chiplet 封裝領域,目前呈現出百花齊放的局面。 Chiplet 的核心是實現晶片間的高速互聯,同時兼顧多晶片互聯後的重新佈線。因此,UCIE 聯盟在具體的封裝方式上未對成員做出嚴格限制,根據 UCIE 聯盟釋出的 Chiplet 白皮書,UCIE 聯盟支援了市面上主流的四種封裝方式,分別為:

1) 標準封裝:將晶片間的金屬連線埋入封裝基板中。2) 利用矽橋連線晶片,並將矽橋嵌入封裝基板中,如:Intel EMIB 方案。3) 使用矽中介層(Si Interposer)連線晶片並進行重新佈線,再將矽中介層封裝到基板上,如:臺積電 CoWoS 方案。4) 使用扇出型中介層進行重佈線,僅在晶片連線處使用矽橋連線,如:日月光 FOCoS-B 方案。

UCIE 聯盟所推薦的 4 種 Chiplet 封裝方式

目前而言,臺積電憑藉其在晶圓代工領域的優勢,其 CoWoS 技術平臺已服務多家客戶,也迭代了多個批次,初具雛形:臺積電 CoWoS 平臺的核心在於矽中介層,其生產主要通過在矽片上刻蝕 TSV 通孔實現,技術難點主要實現高深寬比的通孔和高密度引腳的對齊。Die 與 Interposer 生產好之後,交由封裝廠進行封裝。

Chiplet 在封裝層面的技術核心是作為晶片間的互聯,其能夠實現的晶片間資料傳輸速度、延遲是技術競爭力的關鍵,同時方案的穩定性、普適性也將深刻影響其長期的發展空間。

二、全球格局:兩大陣營,群雄逐鹿

實現 Chiplet 所依靠的先進封裝技術在產業鏈內仍然未實現統一,主要分為晶圓廠陣營和封裝廠陣營:晶圓廠陣營以矽片加工實現互聯為主,可提供更高速的連線和更好的拓展性;封裝廠陣營則努力減少矽片加工需求,提出更有廉價、更有價效比的方案。

臺積電:整合 3DFabric 平臺,實現豐富拓撲結構組合。在 2.5D 和 3D 先進封裝技術方面,臺積電已將 2.5D 和 3D 先進封裝相關技術整合為“3DFabric”平臺,由客戶自由選配,前段技術包含 3D 的整合晶片系統(SoIC InFO-3D),後段組裝測試相關技術包含 2D/2.5D 的整合型扇出(InFO)以及 2.5D 的 CoWoS系列家族。

臺積電 3DFabric 平臺

2.5D 方面,臺積電提供包含 CoWoS 及 InFO 兩種大方案。其中,CoWoS 包含 CoWoS- S、CoWoS-R 及 CoWoS-L 三種封裝方式。

CoWoS-S 採用矽中介層,利用矽片作為中介層連線小晶片。與其他方案相比,大面積矽片作為中介層的方案可提供更高密度的晶片互聯,但價格上也更貴。

臺積電 CoWoS-S 架構

CoWoS-R 使用有機轉接板以降低成本,其封裝方案與部分封測廠提供的方式一致,有機轉接板可實現的互聯密度更低。

CoWoS-L 使用插入有機轉接板中的小矽“橋”,僅在晶片互聯部分使用矽片,用於相鄰晶片邊緣之間的高密度互連。這種實現互聯方式在成本和效能上處於 CoWoS-R 和 CoWoS-S 之間。

InFO 方面 臺積電在臨時載體上精確(面朝下)放置後,晶片被封裝在環氧樹脂“晶圓”中,再分佈互連層被新增到重建的晶圓表面,將封裝凸塊直接連線到再分配層,主要包括 InFO_PoP(主要用於移動平臺)、InFO_oS(主要用於 HPC 客戶)及 InFO_B(InFO_PoP 的替代方案)三種拓撲。

臺積電 InFO_PoP 及 InFO_B(bottom only)架構

臺積電 InFO_OS 架構

臺積電更先進的垂直晶片堆疊 3D 拓撲封裝系列被稱為“系統級整合晶片”(SoIC),利用晶片之間的直接銅鍵合,具有更小間距。

臺積電 3D 晶片堆疊 SoIC

三星:3D IC 封裝方案強化 Chiplet 代工產業佈局。 三星由 1990 年起開啟封裝技術研發,目前通過 SiP 實現高階封裝技術演進,主要技術趨勢彙總如下圖。

三星電子封裝佈局歷史沿革

2020 年 8 月,三星公佈了 X Cube 3D 封裝技術(全稱為 extended cube,意為拓展立方體)。在晶片互連方面,使用了成熟的矽通孔 TSV 工藝。目前 X Cube 已經能把 SRAM晶片堆疊在三星生產的 7nm EUV 工藝的邏輯晶片上,這樣可以更易於擴充套件 SRAM 的容量,同時也縮短了訊號連線距離,以提升資料傳輸的速度和提高能效。此後釋出 I-Cube 將一個或多個邏輯 die 和多個 HBM die 水平放置在矽中介層,進行異構整合。

三星電子 3D IC 解決方案

日月光:FOCoS 方案力爭減矽,降低成本。日月光的 FOCoS 提供了一種用於實現小晶片整合的矽橋技術,稱為 FOCoS-B(橋),它利用帶有路由層的微小矽片作為小晶片之間的封裝內互連,例如圖形計算晶片 (GPU)和高頻寬記憶體 (HBM)。矽橋嵌入在扇出 RDL 層中,是一種可以不使用矽中介層的 2.5D封裝方案。

FOCoS 的矽橋在封裝中提供超細間距互連,可以解決系統中的記憶體頻寬瓶頸挑戰。與使用矽中介層的 2.5D 封裝相比,FOCoS-B 的優勢在於只需要將兩個小晶片連線在一起的區域使用矽片,可大幅降低成本。

日月光 FOCoS 解決方案

Amkor:深度佈局 TSV-less 工藝。Amkor 方面,公司 2015 年推出 SLIM 及 SWIFT 解決方案;且持續進行技術佈局,具備 2.5D/3D TSV 封裝能力。

Amkor SLIM/SWIFT 解決方案

TSV-less 工藝可被用於建立先進 3D 結構。SLIM 及 SWIFT 方案均採用 TSV-less 工藝,簡化了 2.5D TSV 矽中介層運用時 PECVD 及 CMP 工序。

以 SWIFT(Silicon Wafer Integrated Fan-Out Technology)方案為例,方案採用 RDL first 技術,RDL 線寬線距能力≤2um,μbump pitch 40um,SWIFT 封裝可實現多晶片整合的 3D POP 封裝以及無需 TSV(TSV-Less)具有成本優勢的 HDFO 高密度扇出型封裝,適用於高效能 CPU/GPU,FPGA,Mobile AP 以及 Mobile BB 等。

3D SWIFT 的獨特特性要部分歸功於與此項創新晶圓級封裝技術相關的小間距功能。它使應用積極主動的設計規則成為現實,有別於傳統的 WLFO 和基於層壓板的封裝,且能夠被用於建立先進的 3D 結構,以應對新興移動和網路應用中日益高漲的 IC 整合需求。

長電科技:國內封裝龍頭,TSV-less 路線引領。長電科技聚焦關鍵應用領域,在 5G 通訊類、高效能運算、消費類、汽車和工業等重要領域擁有行業領先的半導體先進封裝技術(如 SiP、WL-CSP、FC、eWLB、PiP、PoP及 XDFOI 系列等)以及混合訊號/射頻積體電路測試和資源優勢,並實現規模量產,能夠為市場和客戶提供量身定製的技術解決方案。

長電科技歷史沿革

XDFOI 方案預計於 2022H2 實現量產,相比 2.5D TSV,XDFOI 具備更高效能、更高可靠性以及更低成本等特性。XDFOI 為一種以 2.5D TSV-less 為基本技術平臺的封裝技術,在設計上,該技術可實現 3-4 層高密度的走線,其線寬/線距最小可達 2μm,可實現多層佈線層。

另外,採用了極窄節距凸塊互聯技術,封裝尺寸大,可整合多顆晶片、高頻寬記憶體和無源器件。長電科技已完成超高密度佈線並開始客戶樣品流程,預計 2022H2量產,重點應用領域為高效能運算如 FPGA、CPU/GPU、AI、5G、自動駕駛、智慧醫療等。

長電科技的無矽通孔扇出型晶圓級高密度封裝技術,可在矽中介層(Si Interposer)中使用堆疊通孔技術(Stacked VIA)替代 TSV 技術。該技術可以實現多層 RDL 再佈線層,2×2um 的線寬間距,40um 極窄凸塊互聯,以及多層晶片疊加。

此外,XDFOI 技術所運用的極窄節距凸塊互聯技術,還能夠實現 44mm×44mm 的封裝尺寸,並支援在其內部整合多顆晶片、高頻寬記憶體和無源器件。這些優勢可為晶片異構整合提供高性價比、高整合度、高密度互聯和高可靠性的解決方案。

長電科技 XDFOI 2.5D 技術特徵

先進封測技術涵蓋 4nm 製程,突破國內頂尖封裝工藝節點。長電科技 2022 年 7 月公告在進封測技術領域取得新的突破,實現 4nm 工藝製程手機晶片的封裝,以及 CPU、GPU 和射頻晶片的整合封裝。4nm 晶片作為先進矽節點技術,也是匯入 Chiplet 封裝的一部分,作為積體電路領域的頂尖科技產品之一,可被應用於智慧手機、5G 通訊、人工智慧、自動駕駛,以及包括 GPU、CPU、FPGA、ASIC 等產品在內的高效能運算領域。

通富微電:繫結 AMD,晶圓級封裝助力 Chiplet。全球封測行業龍頭,先進封裝耕耘優質客戶。通富微電成立於 1997 年,並於 2007 年深交所上市,主要從事積體電路封裝測試一體化業務。2021 年全球 OSAT 中通富微電位列第五,先進封裝方面位列第七。

目前,公司技術佈局進展順利,已開始大規模生產Chiplet 產品,工藝節點方面 7nm 產品實現量產,5nm 產品完成研發。受益於公司在封測技術方面的持續耕耘,目前公司與 AMD、NXP、TI、英飛凌、ST、聯發科、展銳、韋爾股份、兆易創新、長鑫儲存、長江儲存、集創北方及其他國內外各細分領域頭部客戶建立了良好的合作關係,2021 年,國內客戶業務規模增長超 100%。不斷保穩業務壓艙石。

通富微電歷史沿革

公司目前已建成國內頂級 2.5D/3D 封裝平臺(VISionS)及超大尺寸 FCBGA 研發平臺,完成高層數再佈線技術開發。

通富微電目前封裝技術進展

針對 Chiplet,通富微電提供晶圓級及基板級封裝兩種解決方案,其中晶圓級 TSV 技術是 Chiplet 技術路徑的一個重要部分。WLP 晶圓級封裝大部分工藝是對晶圓進行整體封裝,封裝完成後再進行切割分片。

晶圓級封裝是通過晶片間共享基板的形式,將多個裸片封裝在一起,主要用於高效能大晶片的封裝,利用次微米級矽中介層以 TSV 技術將多個晶片整合於單一封裝中,能夠顯著降低材料成本,利用無載片技術,在晶片到晶圓鍵合與縫隙填充之後,整個晶圓由於背側矽穿孔露出而進行覆蓋成型與翻轉,並直接由環氧模型樹脂維持。

芯東西認為,後摩爾時代,Chiplet由於其高效能、低功耗、高面積使用率以及低成本受到廣泛關注,在延續摩爾定律的“經濟效益”方面被寄予厚望。後摩爾時代,Chiplet晶片設計環節能夠降低大規模晶片設計的門檻,給中國積體電路產業帶來了巨大發展機遇。

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